module top1 (
    input           clk,rstn,
    output          q
);

wire clk_1k;
frq frq(
     .clk(clk)
    ,.clk_1k(clk_1k)
    ,.rstn(rstn)
);
gen gen(
     .q(q)
    ,.clk_1k(clk_1k)
    ,.rstn(rstn)
);

endmodule //top1